VIP 專屬文章 華為公布「韜定律V2」，最新麒麟2026晶片性能曝光，能耗大降4成超省電！何庭波：摩爾定律已終結？

華為半導體業務部總裁何庭波7月4日在中國科學院科技論文平台發布了「韜定律」V2版論文，揭露韜定律更多應用細節。首次依韜定律「邏輯摺疊」製造的麒麟2026晶片，將電路從平面摺成2層後，比起上代麒麟9030 Pro，電晶體密度增加55%，CPU核心頻率從2.75 GHz上升為3.1 GHz，提升13%。在同等效能下，麒麟2026功耗還大降41%，有顯著省電效果。

何庭波7月4日公布《多層電子系統的時間縮放理論》論文V2版本，公布更多韜定律應用細節，以及首次依韜定律「邏輯摺疊」製造的麒麟2026晶片實測數據。搭載麒麟2026晶片的華為新機預計今年秋季上市。

在美國封鎖下，中國無法取得更先進的EUV光刻機，只能仰賴現有的7奈米DUV尋求新路徑突破製程限制，「韜定律」即為華為在美國限制下交出的答案，用「時間縮微」替代摩爾定律的「幾何縮微」。

既然在光刻機製程限制下，無法把電晶體體積縮得更小，那就把目標轉向「降低時間常數」，透過縮短訊號和數據在晶片中的傳輸時間來達到提升晶片性能。華為預計在2031年打造出效能相當於1.4奈米製程的高階晶片。

依照何庭波V2版論文內容提供的數據，首次依韜定律「邏輯摺疊」製造的「麒麟2026」晶片與上代麒麟9030 Pro相比，電晶體密度從155 MTr/mm²增至238 MTr/mm²，提升幅度高達55%，這一提升以往需要花上3年時間升級製程才能實現。CPU核心頻率從2.75 GHz上升為3.1 GHz，提升13%。同時在同等效能下，功耗可大降41%。

華為透過「韜定律」的時間縮微理論，在不依賴更先進光刻機的前提下，硬是在同一個製程節點上強行擠出了「主頻衝上3.1 GHz +功耗直接砍掉4成」的跨代進展。

此次華為麒麟2026將CPU效能核心的主頻提升至 3.1 GHz，在移動端晶片領域是一個具有分水嶺意義的指標。3.1 GHz 正好卡在西方晶片巨頭從「3GHz 時代」邁向「4GHz 時代」的轉折點。

對標蘋果（Apple）：相當於2020年的A14 Bionic（3.1 GHz，搭載於 iPhone 12 系列）至2021年的 A15 Bionic（3.23 GHz，搭載於 iPhone 13 系列）之間的水平。

對標高通（Qualcomm）：略高於 2021 年底的驍龍8 Gen 1（3.0 GHz），非常接近 2022年中的驍龍 8+ Gen 1（3.19 GHz）。

對標聯發科（MediaTek）：接近2021/2022年的天璣 9000 / 9200（3.05 GHz）。

為什麼「回歸 3.1 GHz」對華為是史詩級突破？過去三年，華為受限於DUV光刻設備，在傳統平面晶片架構下，晶片主頻只要往上拉，功耗和漏電就會呈指數型暴增。 （相關報導： 下班國際線》晶片半球化！輝達台積電主導一半，華為主導另一半　專家解析：台灣押哪半邊？ ｜ 更多文章 ）

2023年的麒麟9000S為2.62 GHz；2024年的麒麟9020為2.65 GHz；2025年的麒麟9030 Pro為2.75 GHz。3年來，華為在平面製程上只擠出了0.13 GHz的頻率漲幅。此次一舉來到3.1 GHz，自然格外受到重視，華為將原本與西方5至6年的技術代差，追趕至西方2022年水平，落後縮減至約4年。

華為（韜定律）對上台積電（摩爾定律）

然而，根據何庭波發布的「韜定律V2」論文及多方半導體分析，要評估華為與台積電當前最新製程的「差距縮減幾年」，不能只用單一維度一概而論。因為韜定律本質上是「換賽道競爭」，放棄盲目追求幾何微縮，改走「3D立體空間拓撲優化」的時間微縮。

從論文揭露的數據與台積電最新製程對比，差距在不同領域呈現出截然不同的演進：

西方發動科技圍堵的初衷，是想將中國晶片的晶體管密度牢牢鎖死在7奈米平面極限（約 90-110 MTr/mm²）。當前台積電被主流旗艦（如高通驍龍 8 Elite、蘋果 A18等）廣泛採用的3奈米製程（TSMC N3E），其物理晶體管密度約為200 MTr/mm²。

而麒麟2026晶片透過邏輯折疊（LogicFolding）技術，在不改變光刻工藝的前提下，將密度強行拉高至 238 MTr/mm²。僅看「單位面積的晶體管密度」，華為不僅抹平了原本5年以上的代差，甚至反超了台積電N3E約19%。

晶體管密度雖然超越了，但由於底層缺乏台積電最新2奈米/3奈米幾何微縮帶來的優質物理特性，麒麟2026的超大核頻率回歸3.1 GHz，單核運算效能大約等同於台積電在2022年底至2023年初生產的晶片水平，如高通驍龍 8 Gen 2。

華為在手機端CPU的絕對算力上仍面臨約3.5到4年的物理代差，但已比先前卡死在7奈米平面製程時的絕望差距大幅收窄。 （相關報導： 下班國際線》晶片半球化！輝達台積電主導一半，華為主導另一半　專家解析：台灣押哪半邊？ ｜ 更多文章 ）

何庭波在論文中指出：

競爭性性能不再需要永遠駐留在光刻的最前沿，封裝、記憶體頻寬和架構設計。

對於一代接受「摩爾定律」即等同於「進步」教育的工程師來說，這是一個艱難的轉變。幾何時代實際上已經終結；否認這一事實並非可行的策略。