High NA EUV（高數值孔徑極紫外光微影）把數值孔徑從0.33提高至0.55，帶來更高解析度及成像對比，卻也同時縮小景深與曝光視場，衍生對焦裕度不足、晶片圖形必須拼接兩大難題。ASML（NASDAQ：ASML；Euronext Amsterdam：ASML）High NA EUV產品管理資深副總裁Greet Storms於SEMICON Taiwan 2026表示，ASML已透過晶圓調平、對焦修正、148毫米晶圓夾具及175微米拼接補償區提出工程解法，預期可讓EXE系統維持與既有NXE平台相當的對焦能力。
High NA EUV帶來的改變也不只線路微縮。ASML與比利時微電子研究中心imec正共同驗證0.55 NA的2D晶片版圖：原本需要兩層金屬加一層導通孔的互連結構，有機會改由一次曝光完成。初步結果顯示，相關設計可使總電容降低約1%、總電阻降低約2%，標準化頻率提高約3%，為先進製程開啟新的設計空間。
解析度提高、景深縮小 High NA先面對對焦考驗
數值孔徑是決定微影解析能力的重要參數。當數值孔徑由0.33提高至0.55，系統可以印製更小的線距及更複雜的圖形，但景深也隨之縮小；晶圓表面的微小高度差異、形變或邊緣翹曲，都可能使圖形偏離最佳焦點。
Storms表示，ASML已在EXE系統上展示約60奈米景深。全晶圓量測顯示，對焦變異約33.8奈米，實測對焦裕度約26.2奈米；晶圓邊緣受到固定方式及表面變化影響，對焦挑戰則更明顯。
她指出，ASML將透過最佳化晶圓調平演算法、量測晶片實際對焦狀態、建立回饋修正機制，以及強化掃描器對焦控制介面，進一步改善High NA系統的對焦表現。
硬體方面，ASML也將導入148毫米晶圓夾具，改善晶圓邊緣的固定及對焦控制。完成相關軟硬體升級後，ASML預期全晶圓對焦裕度可提高至30奈米以上，達到與目前0.33 NA NXE設備相當的水準。
Storms說，High NA因數值孔徑較大，確實會面對較小的對焦製程窗口，「但透過這些改善，我們相信對焦方面的疑慮可以獲得解決」。
曝光視場縮成一半 大型邏輯晶片必須「縫」回來
除了景深縮小，High NA EUV的另一項挑戰是曝光視場。0.55 NA系統採用非等向縮小光學設計，使單次可曝光面積約為傳統0.33 NA EUV的一半。晶片尺寸若超出半曝光視場，就必須分成兩次曝光，再把兩個半視場拼接成完整晶片。
對邏輯晶片而言，拼接位置若穿越關鍵電路，微小的疊對誤差便可能影響晶片效能或良率。因此，ASML提出175微米拼接補償區，讓晶片設計者可將接縫安排在IP模組周圍、IP內部解析度要求相對較低的空間，或利用既有標準單元穿越IP區塊。
Storms表示，這項功能正在導入High NA掃描器，預計未來數月開放使用，作為驗證兩個半曝光視場能否穩定拼接的第一步。換言之，ASML已提出工程解法，但仍須透過實際晶片設計、曝光及量產驗證，證明接縫能長期符合良率要求。
DRAM拼接相對單純 偶數列設計不必接縫
相較邏輯晶片，DRAM的規則性陣列結構，使拼接問題相對單純。Storms指出，DRAM是否需要拼接，取決於記憶體陣列的配置方式。
若DRAM採偶數列設計，兩個半曝光視場可分別完成曝光，不必讓關鍵圖形跨越接縫；若採奇數列設計，則需要在記憶體陣列之間進行拼接。ASML與DRAM客戶討論的接縫區域小於100奈米，初步認為具備工程可行性。
ASML並預估，High NA EUV成像能力可支援DRAM未來最多五個2D微縮節點。依Storms口頭說明，1C節點將開始探索High NA的量產應用，1D正完成製程資格驗證；0A、0B將持續推進驗證，後期0C、0D則仍處於研究及可行性評估階段。
越往後期節點推進，技術成熟度也愈依賴光阻、光罩及其他材料生態系。Storms指出，ASML仍須與合作夥伴持續開發金屬氧化物光阻（Metal-Oxide Resist，MOR）及相關光罩技術。
兩層金屬加一層導通孔 0.55 NA改以一次曝光完成
High NA EUV更大的潛在價值，是重新定義晶片互連層的設計方式。在0.33 NA製程下，水平方向與垂直方向的金屬線通常必須分別曝光，再透過導通孔連接。以ASML展示的三個電晶體互連結構為例，需要兩層單向金屬及額外一層導通孔，才能完成電路連接。
0.55 NA具備更高解析度及成像對比，可在一次曝光中，同時印製P22水平方向及P28垂直方向的2D金屬圖形，取代原本兩層金屬加一層導通孔的結構。
Storms表示，這代表晶片設計者不必再把水平與垂直金屬線拆成不同製程層，也能減少導通孔需求。曝光及相關製程步驟減少後，有機會降低缺陷、縮短生產週期、簡化互連布線，甚至減少晶片所需的金屬層總數。
「我們已經證明這類2D結構可以被印製。」她說，ASML現階段要進一步回答的問題，是這種設計能為晶片效能帶來多少實際改善。
攜手imec驗證2D版圖 初步頻率提高3%
ASML正與imec、客戶及晶片設計業者合作，量化0.55 NA專屬2D版圖的效益。初步數據顯示，相較傳統1D金屬互連，2D設計可使整體電容降低約1%、電阻降低約2%，標準化運作頻率提高約3%。
電容及電阻下降，有助於縮短信號傳遞時間並降低互連延遲；若能減少導通孔與金屬層數，也可能降低製程複雜度及缺陷風險。
不過，Storms強調，相關研究仍處於早期量化階段，未來數月乃至數年仍須持續驗證。上述1%、2%及3%是特定測試設計的初步結果，不能直接視為所有High NA量產晶片都能實現的固定效益。
1奈米先導入兩層 0.5奈米藍圖仍具推測性
在邏輯製程方面，ASML預期1奈米將是High NA EUV首個正式導入高量產的節點。初期可能僅用於兩個製程層，並從尺寸小於半曝光視場的晶片開始，如此可暫時避開拼接，以及大幅調整晶片架構的需求。
到了0.7奈米節點，High NA可能擴大至超過4個製程層，並導入完整曝光視場拼接。支撐技術包括金屬氧化物光阻、乾式顯影，以及提供晶片設計者使用的拼接設計規則。
至於0.5奈米，ASML目前規劃High NA可用於超過8個製程層。產業也可能將現行6吋光罩放大至12吋，以支援完整曝光視場，降低拼接對生產力及晶片設計的影響。
但Storms也明確表示，0.5奈米及12吋光罩仍是「推測性」規劃，最終能否落地，取決於光罩、光阻、乾式顯影、晶片設計規則及整體生態系能否同步成熟。
High NA EUV的下一場競爭，因此不只是晶圓廠能否取得設備，而是設備、材料、光罩、晶片設計及電子設計自動化工具，能否共同把0.55 NA的解析優勢轉化為良率、成本與晶片效能。對焦與拼接已有工程解法後，真正的考驗將是這些方案能否跨出試驗線，穩定複製到高量產環境。
