AI晶片功耗突破千瓦！日月光推PowerSiP 3D封裝，縮短供電路徑、降低逾50%佈線損耗

隨著人工智慧（AI）晶片運算效能持續攀升，單晶片功耗已突破千瓦等級，如何有效降低電力傳輸損耗，成為AI資料中心與高效能運算（HPC）面臨的新挑戰。日月光投控（3711；NYSE：ASX）旗下日月光半導體今（14）日宣布擴展PowerSiP平台，推出3D系統級封裝（SiP）解決方案，透過垂直整合電壓調節模組（VRM），縮短電力從印刷電路板（PCB）傳輸至處理器的距離，可將寄生佈線損耗降低逾50%，進一步改善AI運算系統的能源效率。

隨著生成式AI與大型語言模型帶動運算需求成長，AI處理器不僅需要更高的運算效能，也面臨日益嚴苛的供電條件。日月光指出，目前高效能AI系統單晶片（SoC）功耗已突破千瓦等級，在低於1伏特的工作電壓下，峰值電流需求更超過1,000安培，使高效率電力傳輸成為系統設計的重要課題。

傳統供電架構主要採取橫向配置，電力必須經過PCB、封裝基板及多層互連結構，才能送達處理器。然而，當電流需求大幅提高，過長的傳輸路徑及互連結構所產生的寄生損耗，也可能影響整體系統效率。因此，如何縮短電壓調節模組與處理器之間的距離，已成為改善AI晶片供電效率的重要方向。

針對這項挑戰，日月光此次擴展PowerSiP平台，利用3D系統級封裝技術，將電壓調節模組垂直整合於處理器下方，使電力能夠從PCB直接向上傳輸至晶片，減少傳統橫向供電所需經過的佈線距離。

日月光表示，透過將電壓調節功能配置得更接近處理器，不僅能縮短大電流傳輸路徑，也能將寄生佈線損耗降低50%以上，進而改善系統能源效率。相較於單純提高電源轉換效率，這項技術更著重於減少電力在傳輸過程中的損失。

日月光集團研發副總張欣晴博士表示：「能源效率已然成為次世代AI系統的關鍵挑戰。透過縮短大電流（high-current）傳輸路徑，我們的垂直整合PowerSiP解決方案可減少50%以上的寄生佈線損耗，直接轉化為系統層面顯著的節電效益。」

值得注意的是，日月光此次強調的50%以上改善幅度，主要針對電力傳輸過程中的寄生佈線損耗，而非整體晶片功耗或資料中心總用電量降低50%。實際系統節能效果仍取決於處理器、供電架構及整體系統設計。

除了縮短供電路徑，日月光也透過多項先進封裝技術，解決AI運算系統在高密度整合下所面臨的空間與厚度限制。

此次PowerSiP垂直整合技術工具箱，包含配置於無核基板（coreless substrate）之間的雙面連接電容，以及具備外露端子、可嵌入基板或PCB的無基板、無焊料電容陣列模組，藉此提高被動元件整合密度。

另一方面，日月光也導入高縱橫比達4:1的銅柱（copper pin）整合技術，以降低封裝阻抗，並結合單面或雙面模塑技術，實現主動與被動元件的高密度整合。 （相關報導： AMD Helios第三季開始出貨！蘇姿丰：未來幾季持續放量，Venice供應有信心 ｜ 更多文章 ）

這些技術主要用於克服AI運算托盤（compute tray）內部空間有限的問題，尤其當電壓調節模組必須配置於PCB背面、處理器正下方時，如何兼顧元件密度、模組厚度及電力傳輸效率，便成為封裝設計的重要考量。

日月光集團研發副總洪志斌博士指出：「AI系統對於PCB至晶片電源傳輸的高規格需求，使得最終階段的電壓調節日益重要。」

他進一步表示，PowerSiP整合先進封裝與元件整合技術，讓緊湊、高密度的電壓調節模組能夠直接配置於處理器正下方，以因應次世代AI系統對空間與效能的嚴格要求。

隨著AI資料中心的運算架構逐漸朝向異質化與模組化發展，先進封裝技術的應用範圍，也從過去著重晶片互連、運算效能與記憶體整合，進一步延伸至系統層級的電力傳輸與能源管理。

日月光執行副總Yin Chang表示，隨著AI基礎設施的運算架構日益異質化與模組化，系統層級能源效率已成為關鍵競爭因素，而PowerSiP正是透過封裝創新，回應系統級供電所面臨的挑戰。

他指出，日月光運用已完成認證的先進封裝技術，提供客戶具彈性的整合工具，使其能夠設計體積更小、整合密度更高的電壓調節模組，並垂直整合至次世代GPU、TPU及客製化ASIC運算架構。

對日月光而言，PowerSiP平台的擴展，也反映先進封裝在AI基礎設施中的角色正持續增加。除了滿足高頻寬、高運算密度的需求，如何在有限空間內提供穩定且低損耗的電力傳輸，也逐漸成為先進封裝技術發展的重要課題。 （相關報導： AMD Helios第三季開始出貨！蘇姿丰：未來幾季持續放量，Venice供應有信心 ｜ 更多文章 ）

日月光表示，未來將持續深化PowerSiP平台的垂直整合供電解決方案，協助客戶因應下一代AI系統在高電流、高功耗及空間限制下的設計挑戰，進一步提升AI資料中心與高效能運算系統的能源使用效率。