「2026國際電路與系統研討會」25日在上海舉行，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主題演講，對外宣布華為將憑藉「韜（τ）定律」，在2031年打造出電晶體密度達到1.4奈米製程同等水準的高階晶片。
何庭波表示，在過去6年的探索實踐中，華為公司設計並量產了381款遵循韜定律的晶片。即將於2026年秋季面世的麒麟晶片，更進一步採用了基於韜定律的邏輯折疊技術，性能可望大幅提升。華為公司預計，到2031年，基於韜定律的高階晶片電晶體密度有望達到1.4奈米製程的同等水準。
華為說的「韜定律」是什麼？
在傳統半導體界，大家遵循的是摩爾定律（Moore's Law），核心是「幾何縮微」（Geometric Scaling），把電晶體越做越小，從 7 奈米、3 奈米一路縮到 2 奈米甚至更小，好在同樣大小的晶片裡塞進更多電晶體。
而華為提出的「韜定律」，核心在於用「時間縮微」替代摩爾定律的「幾何縮微」，既然在物理上無法把電晶體體積縮得更小，那就把目標轉向「系統性降低時間常數」，透過縮短訊號和數據在晶片及運算系統中的傳輸時間、壓縮訊號傳播時延，來達到提升性能與電晶體「等效密度」的目的。
韜定律如何應用在半導體製程？
華為宣稱過去 6 年已基於此定律設計並量產了 381 款晶片，並預計在 2031 年（即約 5 年後） 打造出晶體管密度相當於 1.4 奈米製程的高端晶片。其具體應用方法主要包含以下兩大核心：
1，邏輯摺疊（Logic Folding）技術
這是韜定律的最主要應用。傳統晶片架構是將邏輯電路平鋪在二維平面上，而「邏輯摺疊」則是將電路結構進行「立體摺疊」或多層堆疊。這樣做能大幅縮短組件之間的物理距離，進而壓縮訊號的傳播延遲、降低韜值，並在表面上顯著提高單位面積內的電晶體密度。
2，多層級協同優化體系
華為打破了過去「代工廠負責製程、IC設計公司負責設計」的界線，建構了貫穿「器件，電路，晶片，系統」的四層級協同優化（DTCO, Design-Technology Co-Optimization）。用系統端的架構優化，來彌補製造端微縮能力的不足。
應用進度： 華為宣布，預計在 2026 年秋季發表的新款「麒麟手機晶片」（預期將用於 Mate 90 系列手機），將是首款完整採用「邏輯摺疊技術」新架構的晶片。
業界的客觀看法與市場質疑
雖然華為提出的「韜定律」在戰略上極具創意，試圖打破西方在半導體設備上的限制，但業界專家與分析師也提出了不少現實層面的挑戰。
「邏輯摺疊」恐非全新技術。許多行業分析指出，華為所稱的邏輯摺疊，本質上很可能接近台積電等業者已經發展多年的 3D 晶片堆疊與混合鍵合（Hybrid Bonding）技術，只是華為在設計端給予了新的理論包裝與系統優化。
散熱與功耗挑戰。當把電路「摺疊」或堆疊起來時，雖然縮短了傳輸時間，但晶片中心的熱量將極難散發。如何在相對落後的基礎製程下，解決 3D 堆疊帶來的散熱與功耗問題，是華為必須克服的硬傷。
缺乏獨立數據支持。華為目前並未公布任何由第三方機構驗證的性能數據。所謂「2031年達到等效 1.4 奈米」，仍屬於理論規劃與未來願景，其生產良率與商業量產成本仍有待市場嚴格檢驗。
總結來說，華為是以「設計與系統創新」來補足「製造設備落後」的缺口。這條路能否真正挑戰台積電的製程霸權，今年秋天新一代麒麟晶片的實際表現，將會是第一個關鍵的試金石。 （相關報導： 盤中快訊》聯發科漲停衝4245元！聯電、仁寶、宏碁齊攻漲停，鋼鐵、AI股全面噴出 ｜ 更多文章 ）
