電晶體的構造改革
電晶體中有三個端子。源極（source）是電荷的供給口，汲極（drain）是電荷的排水口，閘極（gate）是調整電荷流動的水閘。透過改變閘極的電位，就能讓從源極到汲極的電荷流動或停止，也就是可以進行開關。
製作電晶體的方法是，將電晶體基板的表面氧化而形成薄的氧化膜，然後在其上放置金屬的閘極。接著，從上面注入與添加到半導體基板雜質極性相反的雜質。最後，將雜質打入閘極兩側半導體基板的表面，就形成了源極以及汲極。
因為閘極的的斷面構造是金屬｜氧化物｜半導體（Metal-Oxide-Semiconductor），所以被稱金屬氧化物半導體場效電晶體。在有著較多正電荷電洞（空穴）的P型半導體中，形成源極以及汲極的MOS稱為PMOS；使用較多負電荷電子的N型半導體則稱為NMOS。
以下來說明NMOS的運作吧。電子會積存在源極中。閘極與源極屬於相同電位時，處在源極與汲極間的P型半導體基板會在與源極間打造電子屏障，所以汲極與源極間不論如何降低電壓，電子都不會流到汲極去。
但是，若給予閘極比源極更高的電位，閘極正下方的P型半導體基板表面就會反轉成為N型，形成電子通道的路徑，電子就會從源極流向汲極。電流的流向與電子的流向是相反的，所以電流會從汲極流向源極。
PMOS的運作與此恰恰相反。電洞會累積在源極中。若給於閘極夠低於源極的電位，電洞就會從源極流向汲極，電流也會往相同方向流。
在此，將PMOS以及NMOS的源極分別接上電源以及地面，連接兩者的閘極作為輸入，並連接汲極作為輸出，就能夠成CMOS反相器。
若CMOS反相器的輸入進入低電位（L），NMOS會關閉，PMOS會打開，電流會從電源流出，輸出高電位（H）。同樣地，若H進入了輸出，電流就會從輸出流入到地面，L則會流出到輸出。
PMOS與NMOS若沒有同時開啟，電流不會一直從電源流向地面。唯有要將輸出轉變成是H或L時才會使用電流，所以是低電力。PMOS與NMOS就像這樣會進行互補（Complementary）的運作，所以被稱為CMOS。
但是，若縮小了電晶體，汲極與源極間就會發生漏電。要想知道其中原因，就必須稍微仔細地來看一下形成通路的構造。
以下來回到針對NMOS的運作說明吧。為什麼只要給予閘極夠高於源極的電位，P型半導體基板的表面就會反轉成N型並形成通路呢？
希望大家能想到將兩片金屬電極相對的電容器（capacitor，又稱為condenser）。首先給予一枚金屬板A正電荷，並讓電荷均勻分布。
接下來，若是將金屬板B與地面接觸，金屬板B外側極化的正電荷就會逃到地面上去。但是，金屬板B內側的負電荷會受到金屬板A正電荷的吸引而無法移動。最後電容器的內部電場就會積滿了電荷。
在此，將金屬板B置換為P型半導體基板的就是NMOS。
若給予金屬板A的閘極夠高於源極的電位，閘極就會被賦予正電荷，而與閘極相對的P型半導體基板表面則會充滿了負電荷。這個負電荷也就是所謂的電子只要夠多，半導體基板的表面就會「反轉成N型」，並且形成電子通道的路徑。
但是，除了閘極之外，還潛藏有會影響通路的電容器。那就是汲極。
其實在汲極與半導體基板的介面上，汲極的電子會擴散到P型半導體基板上，而P型半導體基板的電洞則會擴散到汲極上。有點像是拿掉了容器中預先放置用以分開砂糖與鹽巴的板子，結果兩者混和在了一起。不同的是，電子與電洞之間有靜電的作用，只會混雜一點點，不會再擴散更多。
結果，在汲極與半導體基板的介面上，就形成了空乏層，沒有能自由移動的電荷。這就形成了絕緣膜，打造出了電容器來。
若縮小電晶體，源極與汲極的距離就會縮短，汲極的空乏層則會接近源極。也就是說，從源極來看，汲極也是小的閘極。
因此，即便關閉閘極，只要給予汲極正的電位，封閉源極電子的障壁就會稍微下降而漏電。
即便只有一點點的漏電，若是將電晶體集成為一百億個時，漏電就會變得很大。
漏電的原因出在閘極的控制力變糟了。那麼，該怎麼做才能改善閘極的控制力呢？
將閘極的氧化膜改變成電容率較高的材料。這也是一個有效的方法，但是隨著微細化的進展，這樣的效率最終也變得比較低了。
因此將閘極一分為二，將構造改變成是從兩側來夾住通道。在通道下方製作新追加的通道會提高製造成本，所以就將通道立在半導體基板的表面，在兩側製作閘極。
這就是FinFET（圖3-3中央）。這個場效電晶體（Field-Effect Transistor; FET）的得名是源於其形狀很像魚鰭（Fin）。自16 nm世代起就採用了這樣的電晶體。
到了2nm世代，就需要能更為提高閘極控制力的構造。因此研究開發出了閘極圍繞著通道的構造。這就是GAA（Gate All Around）（圖3-3右）。給予被閘極包圍住的薄通道以足夠大的電流時，電流一定要是能流動的。因此就進行了材料物性的研究。
為了讓大家能有個具體的想像，我們果斷地使用以下的比喻吧。我想停下軟管的水。以前都是用食指壓住軟管上方來停止（平面型）。但那樣做會有水漏出來，所以接下來，我使用了拇指與食指，從兩側夾住軟管（FinFET）。最後則是用五根手指抓住了軟管（GAA）。
配線的構造改革
要能不增加電力地提高集積度，降低電源電壓是很有效的。只要把電源電壓降到一半，就能減低CMOS電路消耗的電力到四分之一，所以就能提高集積度到4倍。1980年代的電源電壓是5伏特，而現在則是0.5伏特。就理論上來說，處在室溫下時，能將電源電壓降低到0.036伏特。
電力是由電壓以及電流的乘積來決定。若要提升集積度又不增加電力而降低電壓，電流就會增加。例如電力是50瓦特時，若電壓是5伏特，電流就會是10安倍，但若將電壓降低0.5瓦特，電流就變大到100安倍。
微波爐以及電熱鍋是10安倍。那麼我們要如何將那十倍大的電流供給給1cm四方形的小晶片呢？
為此，就要將電源配線做得又大又厚不可。結果晶片的電源配置就與微細化背道而馳，變得又厚又多層。在1980年代，半導體基板上所形成的配線層就有2～3層，而最近則是超過了15層。
低層是用短距離配線、中層用遠距離配線，至於上層則使用電源配線。如同人體微血管到大動脈那樣，有各種配線覆蓋住整個晶片。
愈是將電晶體微細化，電源配線就愈是要又粗又厚不可。要解決這樣的兩難，就要著手進行構造改革，將電源配線埋在半導體基板中，並從晶片的內側供給電源。
界限說的趨勢
其實自1980年代起就不斷重複出現這樣的說法。可是，實際上，我們已經克服了那樣的說法，至今仍持續在進行微細化。
也有人把這件事揶揄為界限說的趨勢。也就是說是在諷刺「10年後就是極限」的主張已經頻繁持續了超過40年。可是從別的觀點來看，如果就這樣發展下去，我們很清楚10年後會出現什麼樣的極限，所以可以說是已經跨越了那樣的界限。
實際上，將閘極氧化膜置換成是容電率高的材料就曾被人認為是不可能的挑戰。能夠製造出超過一千萬個電晶體的高成品率，正是因為將矽基板的表面氧化，製造出了優質的閘極氧化膜。不過，儘管認為不可能實現的批評占了大多數，高介電係數閘極的絕緣膜仍舊被實用化了。
此外，持續了近半個世紀的電晶體平面型構造，也大膽地改革成了FinFET以及GAA的構造。在GAA的PMOS以及NMOS的上下重疊的CFET研究也開始了。以後，每10年都得要改寫一次教科書了。
英特爾CEO派屈克．格爾辛格（Pat Gelsinger）於2011年敲響了如下的警鐘。
「現在的CPU如果以表面的1cm^2來進行換算，功率密度會超過100瓦，這個數字很接近原子爐。在奔騰（Pentium，CPU名）時代是電熱爐的水準，但若照這樣下去，10年後的密度就會變得與太陽表面相同。」
「不可以說不可能。雖然現在覺得不可能，但將來或許就有可能。所以應該要說成是『非常困難』。」
作者介紹：黑田忠廣
1959年三重縣出生。東京大學畢業。歷任東之研究員、慶應義塾學教授、加州大學柏克萊分校MacKay Professor。現為東京大學研究所教授。擔任研究中心d．lab長以及技術研究組合Raas理事長。美國電機電子工程師學會以及電子情報通信學會會士。在有晶片設計領域奧林匹克大會之稱的國際研討會ISSCC中，被選為60年間發表最多論文的十名研究者之一。
